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March 30, 2012, at 01:38 PM by 150.165.75.224 -
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!!!Visão Geral
   
      VeriSC é uma metodologia de verificação funcional, para  verificar componentes
digitais síncronos, através da comparação do DUV com seu modelo de
referência, permitindo a criação do testbench antes mesmo da implementação do DUV,
de forma a facilitar a verificação do mesmo e dando ênfase à fase de verificação. Com isso, a metodologia se propõe a minimizar o tempo total de verificação e encontrar erros mais cedo, quando o DUV começa a ser implementado.

      Usando a metodologia VeriSC é possível fazer a verificação do RTL em
todas as fases de sua implementação, até mesmo no início. Além disso, essa
metodologia propõe o reuso dos próprios elementos do testbench para criar os
testbenches hierárquicos e para testar os próprios componentes do testbench e
assegurar que eles não contenham erros.

to:
April 23, 2010, at 10:40 AM by Karina Silva -
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     VeriSC é uma metodologia de verificação funcional, para  verificar componentes digitais síncronos, através da comparação do DUV com seu modelo de
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     VeriSC é uma metodologia de verificação funcional, para  verificar componentes
digitais síncronos, através da comparação do DUV com seu modelo de
April 23, 2010, at 10:40 AM by Karina Silva -
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     VeriSC é uma metodologia de verificação funcional, para  verificar componentes
digitais síncronos, através da comparação do DUV com seu modelo de
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     VeriSC é uma metodologia de verificação funcional, para  verificar componentes digitais síncronos, através da comparação do DUV com seu modelo de
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de forma a facilitar a verificação do mesmo e dando ênfase à fase de
verificação. Com isso, a metodologia se propõe a minimizar o tempo total de
verificação e encontrar erros mais cedo, quando o DUV começa a ser
implementado.
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de forma a facilitar a verificação do mesmo e dando ênfase à fase de verificação. Com isso, a metodologia se propõe a minimizar o tempo total de verificação e encontrar erros mais cedo, quando o DUV começa a ser implementado.
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     VeriSC é uma metodologia de verificação funcional, para  verificar componentes
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     VeriSC é uma metodologia de verificação funcional, para  verificar componentes
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de forma a facilitar a verificação do mesmo e dando ênfase à fase de
verificação. Com isso, a metodologia se propõe a minimizar o tempo total de
verificação e encontrar erros mais cedo, quando o DUV começa a ser
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de forma a facilitar a verificação do mesmo e dando ênfase à fase de
verificação. Com isso, a metodologia se propõe a minimizar o tempo total de
verificação e encontrar erros mais cedo, quando o DUV começa a ser
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     Usando a metodologia VeriSC é possível fazer a verificação do RTL em
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     Usando a metodologia VeriSC é possível fazer a verificação do RTL em
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assegurar que ele não contenham erros.
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assegurar que eles não contenham erros.
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assegurar que ele não contenha erros.
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assegurar que ele não contenham erros.
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     VeriSC é uma metodologia de verificação funcional, para  verificar componentes digitais síncronos, através da comparação do DUV com seu modelo de
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     VeriSC é uma metodologia de verificação funcional, para  verificar componentes
digitais síncronos, através da comparação do DUV com seu modelo de
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     VeriSC é uma metodologia de verificação funcional, para  verificar
componentes digitais síncronos, através da comparação do DUV com seu modelo de
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     VeriSC é uma metodologia de verificação funcional, para  verificar componentes digitais síncronos, através da comparação do DUV com seu modelo de
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VeriSC é uma metodologia de verificação funcional, para  verificar
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     VeriSC é uma metodologia de verificação funcional, para  verificar
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!!!testbenches hierárquicos e para testar os próprios componentes do testbench e
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testbenches hierárquicos e para testar os próprios componentes do testbench e
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VeriSC é uma metodologia de verificação funcional, para  verificar
componentes digitais síncronos, através da comparação do DUV com seu modelo de
referência, permitindo a criação do testbench antes mesmo da implementação do DUV,
de forma a facilitar a verificação do mesmo e dando ênfase à fase de
verificação. Com isso, a metodologia se propõe a minimizar o tempo total de
verificação e encontrar erros mais cedo, quando o DUV começa a ser
implementado.

      Usando a metodologia VeriSC é possível fazer a verificação do RTL em
todas as fases de sua implementação, até mesmo no início. Além disso, essa
metodologia propõe o reuso dos próprios elementos do testbench para criar os
!!!testbenches hierárquicos e para testar os próprios componentes do testbench e
assegurar que ele não contenha erros.

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      VeriSC é uma metodologia de verificação funcional, para \\ verificar componentes digitais síncronos, através da comparação do DUV com seu modelo de referência, permitindo a criação do testbench antes mesmo da implementação do DUV, de forma a facilitar a verificação do mesmo e dando ênfase à fase de verificação. Com isso, a metodologia se propõe a minimizar o tempo total de verificação e encontrar erros mais cedo, quando o DUV começa a ser implementado.
      Usando a metodologia VeriSC é possível fazer a verificação do RTL em todas as fases de sua implementação, até mesmo no início. Além disso, essa metodologia propõe o reuso dos próprios elementos do testbench para criar os !!!testbenches hierárquicos e para testar os próprios componentes do testbench e assegurar que ele não contenha erros.


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     ->VeriSC é uma metodologia de verificação funcional, para verificar componentes digitais síncronos, através da comparação do DUV com seu modelo de referência, permitindo a criação do testbench antes mesmo da implementação do DUV, de forma a facilitar a verificação do mesmo e dando ênfase à fase de verificação. Com isso, a metodologia se propõe a minimizar o tempo total de verificação e encontrar erros mais cedo, quando o DUV começa a ser implementado.
      ->Usando a metodologia VeriSC é possível fazer a verificação do RTL em todas as fases de sua implementação, até mesmo no início. Além disso, essa metodologia propõe o reuso dos próprios elementos do testbench para criar os testbenches hierárquicos e para testar os próprios componentes do testbench e assegurar que ele não contenha erros.


to:
     VeriSC é uma metodologia de verificação funcional, para \\ verificar componentes digitais síncronos, através da comparação do DUV com seu modelo de referência, permitindo a criação do testbench antes mesmo da implementação do DUV, de forma a facilitar a verificação do mesmo e dando ênfase à fase de verificação. Com isso, a metodologia se propõe a minimizar o tempo total de verificação e encontrar erros mais cedo, quando o DUV começa a ser implementado.
      Usando a metodologia VeriSC é possível fazer a verificação do RTL em todas as fases de sua implementação, até mesmo no início. Além disso, essa metodologia propõe o reuso dos próprios elementos do testbench para criar os !!!testbenches hierárquicos e para testar os próprios componentes do testbench e assegurar que ele não contenha erros.


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     VeriSC é uma metodologia de verificação funcional, para verificar componentes digitais síncronos, através da comparação do DUV com seu modelo de referência, permitindo a criação do testbench antes mesmo da implementação do DUV, de forma a facilitar a verificação do mesmo e dando ênfase à fase de verificação. Com isso, a metodologia se propõe a minimizar o tempo total de verificação e encontrar erros mais cedo, quando o DUV começa a ser implementado.
      Usando a metodologia VeriSC é possível fazer a verificação do RTL em todas as fases de sua implementação, até mesmo no início. Além disso, essa metodologia propõe o reuso dos próprios elementos do testbench para criar os testbenches hierárquicos e para testar os próprios componentes do testbench e assegurar que ele não contenha erros.


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     ->VeriSC é uma metodologia de verificação funcional, para verificar componentes digitais síncronos, através da comparação do DUV com seu modelo de referência, permitindo a criação do testbench antes mesmo da implementação do DUV, de forma a facilitar a verificação do mesmo e dando ênfase à fase de verificação. Com isso, a metodologia se propõe a minimizar o tempo total de verificação e encontrar erros mais cedo, quando o DUV começa a ser implementado.
      ->Usando a metodologia VeriSC é possível fazer a verificação do RTL em todas as fases de sua implementação, até mesmo no início. Além disso, essa metodologia propõe o reuso dos próprios elementos do testbench para criar os testbenches hierárquicos e para testar os próprios componentes do testbench e assegurar que ele não contenha erros.


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Visão Geral
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!!!Visão Geral
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Visão Geral
      VeriSC é uma metodologia de verificação funcional, para verificar componentes digitais síncronos, através da comparação do DUV com seu modelo de referência, permitindo a criação do testbench antes mesmo da implementação do DUV, de forma a facilitar a verificação do mesmo e dando ênfase à fase de verificação. Com isso, a metodologia se propõe a minimizar o tempo total de verificação e encontrar erros mais cedo, quando o DUV começa a ser implementado.
      Usando a metodologia VeriSC é possível fazer a verificação do RTL em todas as fases de sua implementação, até mesmo no início. Além disso, essa metodologia propõe o reuso dos próprios elementos do testbench para criar os testbenches hierárquicos e para testar os próprios componentes do testbench e assegurar que ele não contenha erros.