Brazil-IP 3.0 - X-Men
Material usado nos Treinamentos
Apresentação: Verificação Funcional - Testbench
Aula interativa: Testbench básico UVM
A aula interativa é semelhante a uma aula gravada em vídeo. Pode-se avançar no ritmo que convier, voltar, e pular para frente. Além disso podem ser feitos modificações no código apresentado e ver os efeitos destas modificações na execução da simulação.
Dois cenários são possíveis:
A) Uso de um computador com X2Go (qualquer S.O.)
B) Uso de um computador com simulador SytemVerilog+UVM instalado em CentOS 7
O cenário (A) requer uma conta no LAD. Por favor envie um email para o coordenador do LAD, veja Equipe no Menu a esquerda, anexando o arquivo ~/.ssh/id_rsa.pub da sua conta do seu computador. Caso você não encontrar este arquivo, faça conforme o primeiro quadro rosa deste link. Esta forma de proceder, segura para ambas as partes, evita o envio de senha ou de outra informação sensível.
No caso do cenário (B), é só clicar no link, fazer download e descompactar tudo na pasta da sua preferência. Em seguida, leia o arquivo README para encontrar mais instruções. Não é necessário ter poder de superusuário, só é preciso ter firefox, zip, gvim, ffmpeg, aplay, zenity, e xterm instalado. Uma apresentação em video ensina o modo de uso no cenário (B).
As vantagens da aula interativa são:
- pode ser realizada de forma presencial bem como de forma não-presencial sem ajuda de professor ou com ajuda do professor somente por email
- o mesmismo código apresentado pode ser visto funcionando nos simuladores das três empresas Cadence, Synopsys e Mentor (possuindo licença, claro)
- é usado uma metodologia incremental, partindo de somente dois elementos, até chegar passo por passo a um testbench UVM completo
- o método de ensino é top-down, iniciando a nível de transação (TLM)
- desde a segunda simulação conta com visualização de transações, e mais a frente com visualização de formas de onde e de cobertura, as quais podem ser manipuladas para examinar a vontade os resultados apresentados
- a cada passo, o código apresentado pode ser modificado e submetido novamente à simulação e visualização dos resultados, permitindo ao aluno ganhar confiança no correto entendimento do assunto
- não é necessário que o aluno aprenda especificidades do simulador da empresa A ou B - os comandos e scripts TCL de visualização de transações, formas de onda e cobertura para cada fabricante já estão embutidos no material
Modelos de referência timed e untimed, com Octave, Python, e OpenCV
Usamos UVM Connect (UVMC) para ligar, em nível de transação (TLM), SystemVerilog e SystemC. Como canais de comunicação TLM podemos usar FIFO para modelagen atemporal, ou canais de rendevous (equivalente a uma FIFO de capacidade 0) para modelagem temporal (timed).
UVMC funciona com os simuladores UVM/SystemVerilog da Mentor, da Synopsys, e da Cadence. É necessário usar a versão 2.3.2
A partir de SystemC, podemos chamar funções escritos em MatLab (Octave versões 3.x.x, 4.x.x e 5.x.x) e em Python (versões 2.x, 3.x). No caso de Python, a transação UVM é repassada como tal para dentro de Python. Funções da biblioteca OpenCV podem ser usadas também.
Faça download de código simples Source-RefMod-Sink acompanhado de uma apresentação que conta com recursos de animação e gravação de voz para poder ser vista off-line remotamente.
Recomenda-se consultar incialmente o arquivo README.
SystemC a nível de sinais
O primeiro chip do Brazil-IP foi feito em SystemC-RTL.
Confere aqui ops slides para ensinar SystemC a nivel de sinais.
Brazil-IP 2.0 - PEM
PEM (Projetos para Excelência em Microeletrônica).
A iniciativa foi criada em 2016 por pesquisadores da UFCG, visando o estabelecimento de um modelo de formação de recursos humanos, pesquisa, desenvolvimento e inovação na área de microeletrônica no país, com foco principal na região nordeste. O PEM define diretrizes e metodologias para o estabelecimento de projetos em instituições públicos.
Na prática, a execução financeira dos projetos é feita de forma independente por cada instituição pública, mes sempre com execução técnica/acadêmica com base no modelo de referência estabelecida pela UFCG.
A execução financeiro do PEM se encerrou em Março de 2017.
Uma significativa parte dos pesquisadores que participam hoje do PEM já projetaram chip que funciona, a maioria destes já participaram no Brazil-IP.
O projeto usa ferramentas profissionais da Synopsys e da Cadence.
Temos parceria com o projeto RFWild para o ensino de layout de chip.
Liaison com empresas: Marcos Caramelo / Venturus
UFCG campus Campina Grande
execução acadêmica: em andamento
Coordenador
Gutemberg Gonçalves dos Santos Júnior
Pesquisadores
Líder
Sublíderes
Equipe
- Henry de Lima Carvalho
- Ítalo Lins
- Cicero da Costa Freire Filho
- Claudio Vega Dourado Filho
- Elton Brasil da Costa
- Elvys Raposo
- Joao Lucas Peixoto
- Jose Samuel Mendes
- Lucas Moura Bastos
- Pedro Cavalcante
- Sara Pinheiro de Brito
- Saul Borges Nobre
Projeto: RISC-V.BR
Um SoC usando um processador RISC-V, com suporte dedicado para:
- Comunicação
- Criptografia
- Controle
Links e Documentos relevantes
Design of the RISC-V Instruction Set Architecture
The RISC-V Instruction Set Manual
IFPB campus Campina Grande
execução financeira: em andamento
Coordenador
Pesquisadores
Projeto
Controlador para Robô com:
- interface para sensor de localização
- controlador PID
- interface para acionamento de motores
IFPB campus João Pessoa
Coordenador
Pesquisadores
UFAL campus Maceió
Material usado nos Treinamentos
II Treinamento
Brazil-IP 1.0
Redes Sociais do Brazil-IP
Apresentação
Formando Talentos em Projetos de Microeletrônica de Qualidade
Material usado nos Treinamentos Brazil-IP
Imprensa
Internacional
IP/SOC 2006 Best Design Paper Awards EETimes - Brazil design team joins IP silicon club
Brasil
Sensor desenvolvido na UFCG realiza diagnóstico da dengue em 10 minutos