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SystemVerilog, UVM e SystemC

Aulas de laboratório animadas

Testbench básico UVM

UVM com SystemC

UVMC usando Questa

slides sobre Modelo de referência em SystemC que chama uma função Octave e conecta com UVM

Código simples Source-RefMod-Sink Δ

Material pre-UVM

Treinamento

1. Apresentação: Verificação Funcional - Testbench
2. Apresentação: eTBc - Easy TestBench Creator
3. Apresentação: SystemVerilog para Verificação Funcional com OVM
4. Apresentação: SystemVerilog para descrição RTL

Material de referência

1. DPCM
   1. Script
   2. TLN
   3. Testbench em SystemVerilog e BVM (Questa, IUS)
   4. Testbench em SystemVerilog e BVM (VCS) Δ
2. Publicações
   1. Uma Metodologia de Verificação Funcional para Circuitos Digitais
   2. Geração semi-automática de Testbenches para Circuitos Integrados Digitais
   3. OVM_tpi de Rômulo
3. Link do eTBc
4. Outros:
   1. Testbench em SystemVerilog com "fifo de duas saídas" e passo "4b" (requer IUS 8.2 ou mais recente)
   2. Testbench em SystemVerilog com OVM gravando transações (requer IUS 8.2 ou mais recente)
   3. Testbench em SystemVerilog (IUS 8.1)
   4. Apresentação Brazil-IP