Lad.Treinamento History

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October 25, 2019, at 03:57 PM by 150.165.75.198 -
Added lines 8-9:

[[ Attach:uvmc-2.3.1_mgc.tgz | UVMC usando Questa ]]
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July 10, 2017, at 08:47 AM by 150.165.75.195 -
Changed line 5 from:
[[ UVM_steps.tgz | Testbench básico UVM ]]
to:
[[ Attach:UVM_steps.tgz | Testbench básico UVM ]]
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July 10, 2017, at 07:57 AM by 187.183.200.142 -
Changed lines 3-7 from:
!!! Aulas de laboratório animadas



!! UVM clássico
to:
!! Aulas de laboratório animadas

[[ UVM_steps.tgz | Testbench básico UVM ]]

!! UVM com SystemC
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July 10, 2017, at 07:53 AM by 187.183.200.142 -
Changed lines 1-4 from:
!! SystemVerilog e UVM

!!! Aula animada interativa
to:
! SystemVerilog, UVM e SystemC

!!! Aulas de laboratório animadas


Changed lines 13-15 from:
!!! Material pre-UVM

!! Treinamento
to:
! Material pre-UVM

!!! Treinamento
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July 10, 2017, at 07:50 AM by 187.183.200.142 -
Changed lines 1-9 from:
[[ Lad.BVMfuturo | Metodologia em desenvolvimento ]]
to:
!! SystemVerilog e UVM

!!! Aula animada interativa

!! UVM clássico

[[ Attach:SystemC_TLM.odp | slides sobre Modelo de referência em SystemC que chama uma função Octave e conecta com UVM ]]

[[ Attach:srs.zip | Código simples Source-RefMod-Sink ]]
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July 10, 2017, at 07:47 AM by 187.183.200.142 -
Changed lines 1-6 from:
!!!!II Treinamento
to:
[[ Lad.BVMfuturo | Metodologia em desenvolvimento ]]

!!! Material pre-UVM

!! Treinamento
Deleted line 31:
[[ Lad.BVMfuturo | Metodologia em desenvolvimento ]]
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July 10, 2017, at 07:43 AM by 187.183.200.142 -
Added lines 1-27:
!!!!II Treinamento
# [[ Attach:BVM_Testbench_open.pdf| Apresentação: Verificação Funcional - Testbench ]]
# [[ Attach:eTBc.pdf| Apresentação: eTBc - Easy TestBench Creator ]]
# [[ Attach:BVM_SV_TLM_open.pdf| Apresentação: SystemVerilog para Verificação Funcional com OVM ]]
# [[ Attach:BVM_SV_RTL_open.pdf| Apresentação: SystemVerilog para descrição RTL ]]

!!!!!Material de referência
# DPCM
## [[ Attach:dpcm_bvm_sh| Script ]]
## [[ Attach:dpcm_bvm_tln| TLN ]]
## [[ Attach:dpcm_2hfifo.tgz| Testbench em SystemVerilog e BVM (Questa, IUS) ]]
## [[ Attach:dpcm_snps.tgz| Testbench em SystemVerilog e BVM (VCS) ]]

# Publicações
## [[ Attach:tese_karina.pdf| Uma Metodologia de Verificação Funcional para Circuitos Digitais ]]
## [[ Attach:dissertacao_isaac.pdf| Geração semi-automática de Testbenches para Circuitos Integrados Digitais ]]
## [[ Attach:dissertacao_romulo_camara_final_total.pdf| OVM_tpi de Rômulo ]]

# [[ http://lad.dsc.ufcg.edu.br/pmwiki.php?n=Lad.ETBc | Link do eTBc]]

# Outros:
## [[ Attach:dpcm_2hfifo.tgz| Testbench em SystemVerilog com "fifo de duas saídas" e passo "4b" (requer IUS 8.2 ou mais recente)]]
## [[ Attach:dpcm_ovm.tgz| Testbench em SystemVerilog com OVM gravando transações (requer IUS 8.2 ou mais recente)]]
## [[ Attach:dpcm_old.tgz| Testbench em SystemVerilog (IUS 8.1)]]
## [[Attach:Apresentacao_Brazil-IP.pdf| Apresentação Brazil-IP]]

[[ Lad.BVMfuturo | Metodologia em desenvolvimento ]]
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